- IBM이 sub-1나노미터급 공정에 나노스택 트랜지스터를 적용한 칩 기술을 세계 최초로 발표함.
- 게이트 올 어라운드(GAA) 구조를 수직 적층해 전류 제어력과 누설 전류 개선을 목표로 함.
- 아직 연구실 레벨 공정 검증 단계로, 양산 수율과 비용 확보가 상용화의 핵심 변수로 남아 있음.
IBM의 주장은 신기루이면서 동시에 차세대 로드맵의 이정표로 해석될 수 있어, 구조적 차이와 산업적 리스크를 함께 살펴볼 필요가 있다.
2026년 6월 25일 Ars Technica는 IBM이 sub-1나노미터급 칩 공정에서 나노스택(nanostack) 트랜지스터 구조를 적용한 기술을 세계 최초로 확보했다고 보도했다. 현재 업계 최선단 상용 공정이 2~3나노미터 대에 머물러 있다는 점을 감안하면, 수치적 임계점을 한 단계 낮춘 선언이라는 점에서 의미가 크다. 다만 연구실 검증과 양산 사이에는 상당한 간극이 있어, 이번 발표가 단순 신기루인지 로드맵의 이정표인지는 보다 신중한 평가가 필요하다.
1. IBM 주장의 핵심: sub-1nm과 나노스택 구조란
1.1 기존 2nm와 무엇이 다른가
현재 글로벌 파운드리의 최선단 노드는 대략 2나노미터급으로 분류되며, TSMC N2, 삼성 SF2가 대표 사례다. IBM이 주장한 sub-1나노미터는 이보다 더 작은 게이트 피치를 실험실에서 구현했다는 의미로, 게이트 길이 또는 금속 피치 기준의 임계점을 한 단계 낮춘 결과로 해석된다. 핵심 차별점은 공정의 수치가 아니라 새로운 트랜지스터 구조에 있다.
1.2 나노스택 트랜지스터의 구조적 특징
나노스택 트랜지스터는 채널(channel)을 수직으로 적층하고 게이트가 채널을 감싸는 GAA(Gate-All-Around) 구조를 다층으로 쌓는 방식이다. 기존 GAA가 채널을 가로 방향으로 배치하는 데 비해, 나노스택은 적층을 통해 단위 면적당 실효 전류 구동력을 높이고 단위 게이트당 누설 전류를 줄이는 방향으로 설계된다. 결과적으로 동일 전류에서 전압을 낮출 여지가 생기며, 이는 성능 향상 또는 전력 절감으로 이어질 수 있다.
2. FinFET에서 GAA를 거쳐 나노스택으로
2.1 게이트 올 어라운드(GAA)로의 전환 흐름
반도체 업계는 5나노미터 노드까지 FinFET(Fin Field-Effect Transistor)을 주력 아키텍처로 사용했다. 이후 3나노미터 구간에서 일부 파운드리가 GAAFET으로 전환했고, 채널을 게이트가 사방에서 감싸는 GAA 구조는 단채널 효과 억제에 강점을 보였다. IBM의 나노스택은 이러한 GAA 흐름의 자연스러운 연장으로, 적층이라는 차원으로 변주를 더한 시도다.
2.2 수직 적층이 가져오는 전류 제어 효과
채널을 수직으로 쌓으면 게이트와 채널 사이의 접면적이 넓어져 전류 제어 정밀도가 높아진다는 분석이 존재한다. 동시에 다층 구조는 동일 트랜지스터 면적 안에서 더 많은 채널을 확보할 수 있어, 면적 효율성 측면에서도 유리한 것으로 보인다. 다만 적층 수가 늘어날수록 식각 및 결함 관리 난이도가 함께 올라가며, 이는 후속 공정 비용에 직접적인 영향을 미친다.
3. 글로벌 파운드리 경쟁 구도의 변화
3.1 TSMC, 삼성전자, IBM의 로드맵 비교
| 주체 | 현 최선단 노드 | 차세대 구조 | 특징 |
|---|---|---|---|
| TSMC | N2 (2nm급) | GAAFET | 양산 안정성 중심 점진적 전환 |
| 삼성전자 | SF2 (2nm급) | GAAFET (MBCFET) | 조기 양산 전략과 고객 다변화 |
| IBM | 연구 단계 | 나노스택 GAA | 선행 연구와 공정 시연에 집중 |
IBM은 자체 팹을 통한 대량 양산보다는 선행 공정 연구와 시연에 무게를 두는 포지션을 유지해 온 것으로 알려져 있다. 이번 발표도 양산 시점보다는 기술적 가능성을 제시한 사례로 분류되며, 실제 양산은 파트너 팹이나 라이선스 형태로 이어질 가능성이 거론된다. 가능성이 큰 것으로 분석된다.
3.2 EUV 공정과 장비 생태계에 미치는 파장
sub-1나노미터급 공정은 EUV(Extreme Ultraviolet) 노광 장비의 해상도와 다중 패터닝 정밀도에 크게 의존한다. 나노스택 구조에서는 적층 수만큼 식각 공정이 반복되기 때문에, 장비 업체 입장에서는 새로운 공정 모듈 수요가 발생할 수 있다. 다만 ASML, Applied Materials 등 장비사 로드맵과 동기화가 필수적이며, 이는 향후 수율 안정화 속도를 좌우할 것으로 보인다.
4. 상용화까지 남은 리스크와 검증 과제
4.1 수율, 비용, 양산 시점의 불확실성
연구실 레벨에서 단일 웨이퍼 또는 소수 시료로 동작을 확인한 것과, 매월 수만 장 규모로 안정적인 수율을 확보하는 것은 전혀 다른 차원의 과제다. 업계 분석에 따르면 적층형 GAA는 게이트 금속 증착과 식각 공정에서 미세 변동에 더 민감할 수 있어, 초기 수율 확보에 상당한 시간이 소요될 것으로 전망된다. 비용 측면에서도 다중 EUV 패스 증가가 웨이퍼당 비용 상승 요인으로 작용할 가능성이 크다.
4.2 클라이언트 시나리오: 모바일, AI 가속기, 데이터센터
- 모바일 AP: 전력 효율 민감도가 높아 sub-1nm 조기 도입 시 이점이 기대되나, 발열과 배터리 구동 시간 검증이 동반되어야 함.
- AI 가속기: 집적도 향상이 연산 성능에 직접 기여하므로, 양산 초기 물량은 고성능 AI 칩 위주로 흡수될 가능성이 있음.
- 데이터센터 CPU: 전력당 성능(performance per watt) 개선이 핵심 지표로, 대규모 도입 시 운영비 절감 효과가 클 것으로 보임.
5. 정리: 신기루인가 로드맵의 이정표인가
IBM의 sub-1나노미터 나노스택 트랜지스터는, 수치상 임계점을 낮춘 첫 사례라는 점에서 분명 의미가 있다. 동시에 적층 GAA라는 구조적 선택지는 FinFET에서 GAA로 넘어온 흐름의 자연스러운 연장선으로도 읽힌다. 다만 연구실 검증과 양산 사이의 격차를 고려할 때, 이번 발표를 단정적인 기술革命으로 평가하기는 이르다. 향후 2~3년간의 수율 데이터, 파트너 팹의 양산 일정, 그리고 EUV 장비 생태계의 동행 속도가 이 기술이 신기루에 머무를지 로드맵의 이정표로 정착할지를 가를 것으로 분석된다.
핵심 포인트 정리
- IBM의 sub-1nm은 공정의 수치보다 나노스택이라는 구조적 변화로 해석해야 의미가 명확해진다.
- GAA의 수직 적층은 전류 제어와 면적 효율에서 이론적 이점이 있으나, 적층 수 증가에 따른 공정 난이도도 동반 상승한다.
- 양산 수율, 비용, 양산 시점은 아직 미해결 변수로, 단기 상용화보다 중장기 로드맵 신호로 받아들이는 것이 합리적이다.
- TSMC, 삼성전자의 GAA 양산과 비교하면 IBM은 선행 연구 및 시연 포지션을 유지하고 있다.